实验二译码电路设计实验1．实验目的1）复习二进制译码器的功能。2）学习VHDL语言源程序输入方法。3)学习VHDL语言源程序检查和修改。4）掌握用VHDL语言设计一个3线-8线译码器的方法。5）掌握VHDL语言编辑器的基本操作。2．实验原理译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路称为译码器。译码器输出与输入代码有唯一的对应关系。常用的译码器有二进制译码器、二十进制译码器、显示段译码器等等。3线—8线译码器是二进制译码器的一种。其输人为一组三位二进制代码，而输出则对应—路高、低电平信号。图2-3示出了3线—8线译码器74138的逻辑图其中A、B、C为三位二进制代码输人端。Y0-Y7是八个输出端，G1、G2A、G2B为三个输入控制端。只有当G1＝1，G2A＝0,G2B＝0时，处于工作状态。否则、译码器将处在禁止状态，所有输出端全为高电平。其对应的真值表如下表所示。74138译码器的逻辑图74138译码器的真值表：3．实验内容1）本实验给出了有错误的3线—8线译码器的VHDL程序，请采用VHDL编辑器，修改调试程序。2）仿真3线—8线译码器的设计。3）采用VHDL设计方法，设计符合7447功能的共阳极数码显示译码器。（选作）4．实验设备1）清华同方PⅣ2.4G\256M60G2）ISE6.2i—Windows软件系统5．实验步骤1）建立工程2）输入程序3）编译连接4）进行仿真6.实验程序LIBRARAYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdecodeISPORT(A:INSTD_LOGIC_VECTOR(2downto0);G1,G2A,G3B:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7downto0));ENDDECODE:ARCHITECTUREBehavioralOFdecodeISBEGINPROCESS(G1,G2A,G3B,A)BEGINIF(G1='1')AND(G2='0')AND(G3B='0')THENCASEAISWHEN"000"=>y<="11111110";WHEN"001"=>y<="11111101";WHEN"010"=>y<="11111011";WHEN"011"=>y<="11110111";WHEN"100"=>y<="11101111";WHEN"101"=>y<="11011111";WHEN"110"=>y<="10111111";WHEN"111"=>y<="01111111";WHENothers=>y<="00000000";ENDCASE;ELSEY=’11111111’;ENDIF;ENDPROCESS;ENDBehavioral;7.仿真结果